Arquitectura e Ingeniería de Computadores (2011)
Diagrama de temas
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Profesores
Valentín Puente Varona
Pablo Abad FidalgoDepartamento de Electrónica y Computadores
El objetivo fundamental de la asignatura es facilitar al alumno/a una visión precisa de cómo el software interacciona con el hardware subyacente. El alumno/a debe adquirir una visión aproximada de cómo funciona el procesador y el sistema de memoria de un computador actual.
En particular, se espera que el alumno/a este capacitado para llevar a cavo evaluaciones cualitativas, utilizando las figuras de merito, sobre el rendimiento de un computador ejecutando un programa, y sepa efectuar comparaciones adecuadas entre diferentes opciones de diseño alternativas. Comprender las técnicas concurrentes utilizadas por los computadores actuales, para reducir el tiempo de ejecución de forma implícita o explicita al código máquina ejecutado. Ser conscientes del impacto que tiene en el rendimiento del computador las decisiones tomadas a la hora de programar en alto nivel.
Relacionar la evolución en las técnicas de integración con los cambios sufridos en la arquitectura de los computadores actuales y como sus restricciones condicionaran la evolución futura de los computadores.
Palabras Clave de la Asignatura
TLP, Coste, Paralelismo, Arquitectura de Computadores, Procesador, Rendimiento, DLP, ILP, ISA, Micro-Arquitectura.
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Datos identificativos de la Asignatura
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Asignatura: Arquitectura e Ingeniería de Computadores
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Código: 5411
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Departamento / Área: Departamento de Electrónica y Computadores
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Título: Grado en Ingenieria Informática
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Centro: Facultad de Ciencias
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Créditos ECTS: 6
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Idioma de impartición: Español
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Profesor responsable: Valentín Puente Varona
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Otros profesores: Pablo Abad Fidalgo
Programa de la asignatura
Tema 1. Fundamentos del diseño de computadores
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Qué es un computador y que papel juega en su desarrollo la arquitectura de computadores.
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Tendencias y dependencias.
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Métricas de evaluación: parámetros y fundamentos tecnológicos:
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Coste.
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Rendimiento.
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Consumo energético.
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Fiabilidad.
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Tema 2. El repertorio de instrucciones
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La frontera hardware/software.
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Definición y virtudes a perseguir por el repertorio de instrucciones: perspectiva histórica.
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Influencia de los compiladores y la implementación.
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Modelos de ISA: memoria, acumulador, stack y registros.
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Modos de direccionamiento.
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Control de flujo.
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Filosofía RISC y CISC.
Tema 3. Jerarquía de Memoria I: memorias caché
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Tendencias y coste en tecnologías de almacenamiento.
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El efecto “Memory–Wall”.
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Localidad espacial y temporal y justificación de la jerarquía de memoria.
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Implementación de las cachés.
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El ABC de las cachés: asociatividad, tamaño de bloque y capacidad.
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Modelo de las 3C en los fallos de caché.
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Prefetch software y prefetch hardware.
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Políticas de escritura.
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Evaluación y métricas de efectividad en las cachés.
- Efecto de la caché en el rendimiento del procesador.
Tema 4. Jerarquía de Memoria II: memoria principal
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Memoria Virtual:
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Parámetros.
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Traducción de direcciones.
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Tabla de páginas.
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Reducción del coste en el proceso de traducción.
- Caches físicas y virtuales.
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DRAM:
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Implementación de memoria de alta densidad DRAM.
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Fiabilidad en memoria: detección y corrección de errores.
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Evolución histórica de las memorias DRAM: memorias modo página, página rápida, SDRAM y DDRAM.
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Tema 5. ILP 1: segmentación
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Repaso segmentación.
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Dependencias de datos.
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Dependencias de control:
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Predicción dinámica de saltos.
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Ejecución especulativa.
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Tema 6. ILP 2: Multi-Issue
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Limites de la segmentación.
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Ejecución superescalar.
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Pipelines diversificados: pipelines 2-wide issue, unidades FP.
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Implicaciones Multi-Issue:
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Fech de múltiples instrucciones y trace caché.
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Wide decode.
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Dependencias y redes de cortocircuito.
- Wide write back.
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- Wide-Issue con planificación estática: VLIW.
Tema 7. ILP 3: planificación dinámica
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Limitaciones de la ejecución en orden.
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Planificación estática y dinámica de instrucciones:
- Buffer de instrucciones y registros físicos y lógicos.
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Algoritmos de planificación dinámica:
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Scoreboard.
- Tomasulo.
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Estado preciso y ejecución especulativa con planificación dinámica: alternativas de diseño:
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Arquitectura ROB/RS segmentada.
- Arquitectura con renombre verdadero.
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- Dependencias en instrucciones de acceso a memoria y acceso especulativo a memoria.
Tema 8. TLP I: multiprocesarores
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Verificabilidad y límites en la complejidad de diseño: perspectiva histórica de la ley de Moore.
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Paralelismo a nivel de Thread.
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SMP.
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Coherencia caché.
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Sincronización.
- Consistencia en Memoria
Tema 9. TLP II: multiprocesadores on-chip y multithreading
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FCMT.
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FGMT.
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SMT.
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CMP.
- Sun Niagara.
Tema. 10 DLP
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Aprovechamiento del paralelismo a nivel de datos con vectoriales.
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Extensiones vectoriales del ISA.
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Acelaración vectorial basada en GPU.
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Básica
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Henessy, D. & Patterson, D.A. (2007): «Computer architecture: a quantitative aproach». Morgan Kaufmann. 4ª Ed. ISBN : 978-0-12-370490-0.
Complementaria
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Shen, J.P. & Lipasti, M.H. (2006): «Modern microprocessor design». McGraw Hill. 1ª Ed. ISBN : 0-07-057064-7.
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- MC-F-001. Presentación de la asignatura.
- MC-F-002. Tema 1. Fundamentos del diseño de computadores.
- MC-F-003. Tema 2. El repertorio de instrucciones.
- MC-F-004. Tema 3. Jerarquía de Memoria I: memorias caché.
- MC-F-005. Tema 4. Jerarquía de Memoria II: memoria principal.
- MC-F-006. Tema 5. ILP 1: segmentación.
- MC-F-007. Tema 6. ILP 2: Multi-Issue.
- MC-F-008. Tema 7.1. ILP 3: planificación dinámica (1).
- MC-F-009. Tema 7.2. ILP 3: planificación dinámica (2).
- MC-F-010. Tema 8. TLP I: multiprocesarores.
- MC-F-011. Tema 9. TLP II: multiprocesadores on-chip y multithreading.
- MC-F-012. Tema 10. DLP.
- MC-F-013. Tema 11. Putting it all together: Intel Nehalem.
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Criterios de evaluación
60% Teoría
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Examen escrito en junio.
40% Prácticas
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Parte obligatoria calificable mediante examen escrito en junio. Su contribución a la nota de la Práctica será 6/10, aproximadamente.
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Parte opcional calificable por Memoria + Presentación. Su contribución a la nota de la Práctica será 4/10, aproximadamente. Descripción de la Evaluación Continua: actividades que debe desarrollar el alumno/a y su valoración.
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Valentín Puente Varona
Departamento de Electrónica y Computadores
UNIVERSIDAD DE CANTABRIA
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